imec宣布1nm以下工艺路线图，摩尔定律永无止境
发布时间：2021-12-05 10:55:05 所属栏目：通讯 来源：互联网
导读：比利时imec于2021年11月举办了面向日本的年度技术介绍活动ITF（imec Technology Form）Japan 2021，发表了其研究成果和今后的计划。 以新结构、材料和三维化再续摩尔定律寿命 从上世纪开始，关于摩尔定律达到极限的传言就开始了。但是，imec为了延续摩尔定律
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比利时imec于2021年11月举办了面向日本的年度技术介绍活动“ITF（imec Technology Form）Japan 2021”，发表了其研究成果和今后的计划。 以新结构、材料和三维化再续“摩尔定律”寿命 从上世纪开始，关于“摩尔定律”达到极限的传言就开始了。但是，imec为了延续“摩尔定律”，致力于通过精细化来提高集成度。截至2020年，摩尔定律已经持续了50年。 今后，继续维持摩尔定律的关键除了超精细化以外，还有引入新的器件结构、新材料、改进芯片内晶体管层叠、芯片层叠的三维化的方式。 半导体芯片上搭载的晶体管数量过去50年间的变迁，摩尔法则始终延续，来源：imec 着眼于1nm以下的工艺研究超小型化技术 首先，作为向二维超小型化的努力，imec 现在提出了逻辑半导体工艺和器件的长期路线图，着眼于未来 10 年。到目前为止，微细化的指标以1nm刻度显示，但是2025年以后成为埃（A）表示的时代，2025年意味着“A14”（14埃=1.4nm），2027年“A10”（10埃＝1nm），2029年“A7”（7埃＝0.7nm）示出了逻辑半导体过程/装置实用化的路线图。 这类似于英特尔在2021年7月公布的专有逻辑工艺路线图（英特尔在2024年2nm的意思是“Intel 2”，2025年的意思是18 。我们要向“Intel 18A”迈进，赶上台积电，台积电在这方面处于领先地位小型化）。imec 展示的逻辑器件路线图被描述为 Industry Timeline，它表示先进半导体公司开始生产的年份。 另一方面，imec 有一项长期研究政策，即开发比此类先进半导体公司处理生产的工艺领先几代的工艺。换句话说，imec 已经开始开发工艺和材料，以实现设备小型化到 1 nm 或更小。 委托imec进行研究的世界先进的半导体企业、装置、材料制造商一起派遣了多个技术人员、研究人员到比利时的imec校区进行研究合作。 以前，这些逻辑工艺小型化的数值表示MOS晶体管的最小加工尺寸、最小线宽、栅极长度等，但现在每个公司都有自己的小型化程度的表示。实际上，集成电路中没有任何地方可以指示其长度。因此，在台积电中，符号不包括长度单位，例如以前的“Nx”（例如N4而不是4nm），以及Intel最近的“Intel x”（例如Intel 4而不是4nm） Imec 的逻辑处理器件小型化路线图。时间轴与先进半导体公司的生产开始年份一致 例如，上图所示的PP表示多晶硅布线间距的实际长度（nm），MP表示第一级金属布线层的间距的实际长度（nm）。如上所述，显示逻辑装置精细化的各公司都分散的指标比布线间距小得多。 不同世代变化的晶体管结构 逻辑装置中的晶体管的结构随着长年的平面结构的精细化而被置换为FinFET结构，但是在台积电和英特尔中，2nm以下将采用GAA（Gate-Al-Around）纳米板层叠结构。英特尔称之为RibbonFET。另外，在其他公司之前，Samsung还宣布在3nm采用GAA纳米片层叠结构。 imec在14埃节点中，提出用于形成CMOS的叉片结构，继续进行开发。在10的A中，采用CFET结构来构成CMOS。 CFET 结构可以进一步最大化有效沟道宽度，其中 n 极和 p 极堆叠在彼此顶部，可以进一步减小单元面积，扩大沟道宽度，推动标准单元到 4T 及以下。 （编辑：随州站长网） 【声明】本站内容均来自网络，其相关言论仅代表作者个人观点，不代表本站立场。若无意侵犯到您的权利，请及时与联系站长删除相关内容! |
